课程基本信息（Course Information）

课程代码

（Course Code）

IS208

*学时

（Credit Hours）

48

*学分

（Credits）

3

*课程名称

（Course Title）

数字系统设计

Digital System Design

*课程性质

（Course Type）

必修

授课对象

（Target Audience）

本科三年级

*授课语言

(Language of Instruction)

中文

*开课院系

（School）

信息安全工程学院

先修课程

（Prerequisite）

数字逻辑电路、计算机组织结构、程序设计语言基础（如，C/C＋＋等）

授课教师

（Instructor）

宦飞

课程网址

(Course Webpage)

ftp://huanfei:dsd2016@public.sjtu.edu.cn/DSD/

*课程简介（Description）

    本课程主要讲授使用Verilog硬件描述语言设计数字系统的概念和方法。教学内容包括：数字系统设计流程、硬件描述语言、数字系统的基本模块和设计方法。

    本课程首先介绍数字系统设计流程和EDA工具，其次，介绍采用Verilog进行数字系统建模和设计的概念，包括门级，数据流和行为描述的方法，并发和顺序执行语句，事件驱动的仿真和测试台开发。接着，详尽的介绍了组合逻辑电路和时序逻辑的实际设计方法，包括多路复用器，解码器，编码器，锁存器，触发器，寄存器，计数器，运算电路，有限状态机。最后，对可编程逻辑器件（FPGA，CPLD）进行了简要的介绍。

    本课程的教学目的是通过本课程的学习，为学生提供数字系统设计的坚实基础。

*课程简介（Description）

This course introduces digital systems design with Verilog hardware description languages. The course covers digital system design process, hardware description languages, building blocks for digital systems, and design methodology.

We will begin with an introduction to the digital system design flows and EDA tools. Second, we focus on Verilog modeling concepts, gate-level, dataflow, and behavioural descriptions of digital system, concurrent and sequential statements, event-driven simulation and testbench development. Third, we will introduce in detail the practical design approaches for combinational logic circuit and sequential logic, including multiplexers, decoders, encoders, latches, flip-flops, registers, counters, arithmetic circuits, finite state machines. Finally, we will give a brief introduction to Programmable Logic Devices (FPGAs, CPLDs). The objective of this course is to give students a solid foundation of digital systems design practices.

课程教学大纲（course syllabus）

*学习目标(Learning Outcomes)

通过本课程的学习，使学生能够掌握现代数字系统的设计方法，使他们能够利用现代EDA技术进行复杂数字系统设计。

1、学习使用硬件描述语言Verilog HDL设计数字系统的方法；

2、学习基本数字系统硬件模块的设计方法，基本的数字电路模块的建模和设计；

3、学习EDA工具进行数字电路仿真和综合；

4、学习可编程逻辑器件（FPGA/CPLD）的基本原理，以及利用可编程逻辑器件设计和实现的数字系统的技术，使学生掌握现代数字系统硬件的技术。

*教学内容、进度安排及要求

(Class Schedule

&Requirements)

*考核方式

(Grading)

平时成绩：30%；期末考试：70%

*教材或参考资料

(Textbooks & Other Materials)

1、《Verilog HDL 数字设计与综合（第二版）》，[美] Samir Palnitkar著，夏宇闻等译，电子工业出版社，北京，2004

2、《Verilog HDL高级数字设计（第二版）》，Michael D. Ciletti 著，电子工业出版社，（英文原版）2010年，（中文翻译版）2014年

3、《Verilog HDL入门（第3版）》，J. Bhasker 著，夏宇闻等译，北京航空航天大学出版社，2008年

4、IEEE Standard：Verilog HDL 2001（英文版）

其它

（More）

备注

（Notes）